El cuadro de resumen mostrado en la Tabla 2 muestra las características de la implementación, el tipo de dispositivo utilizado además de la cantidad de elementos del FPGA y los que están aún disponibles.
Tabla 2.- Caracteristicas de Implementacion
El sistema descrito por las ecuaciones fue convertido a los símbolos correspondientes para obtener un diagrama como el mostrado en la figura 2. Este diagrama fue diseñado con el editor de la herramienta ISE
En el diseño los Flip Flop utilizados son de tipo síncrono por lo que es necesaria una señal de reloj, la señal fue obtenida utilizando el mismo reloj del FPGA acoplado al diseño. Los parámetros de simulación fueron dados al mismo al momento de crear la simulación con un menú igual al mostrado en la figura 13. La señal de reloj generada tiene un periodo de 100 ns lo que equivale a 10 Mhz. Se genera un solo tipo de reloj y se asigna a la entrada del mismo nombre "RELOJ" utilizando un BUFG dentro del mismo esquema.
Figura 13.- Configuración de la Simulacion
El archivo de estímulos utilizado recopila todos los valores producidos mientras el tren circula por el cruce, véase figura 14, las simulaciones en cada uno de los casos de cruce desde Este a Oeste y viceversa, la producción de las señales de una posible colisión son mostradas de la figura 15 hasta la 17 respectivamente.
Figura 14.- Diagrama de Estimulos
Figura 15.- Simulación - Tren en sentido E-O
Figura 16.- Simulación - Tren en sentido O-E
Figura 17.- Simulación - Colisión de Trenes
A continuación el codigo VHDL generado por ISE para ejecutar la simulación de. proyecto.
La simulación también fue llevada a cabo utilizando un código hecho en VHDL con el mismo editor de la herramienta ISE de Xilinx. El texto correspondiente al código que tiene las mismas funcionalidades que el esquemático desarrollado puede verse en http://docs.goo
Figura 18. Simulacion de Condigo en VDHL.
Finalmente la asignación de las entradas y las salidas esta organizada como se muestra en el texto http://docs.goo
La vista de la configuración gráfica en Xilinx PACE de las conexiones del dispositivo puede visualizarse en la figura 19.
Figura 19. Disposicion de las conexiones del FPGA.
Algunos detalles adicionales pueden observarse en el paper publicado en http://docs.google.com/Doc?docid=dcv2c6bs_18c54w98hq&hl=en.
